本文介绍了什么是沟槽隔离蚀刻。
随着集成电路尺寸缩小至亚微米技术节点，原始的本征氧化隔离技术（LocOS）已不适应。“隔离”是指利用介质材料或反向PN结隔离集成电路的有源区器件，消除寄生效应、降低工作电容。LocOS技术存在不平坦表面和“鸟嘴”现象，影响器件性能。
浅沟槽隔离技术是一种平坦、无“鸟嘴”现象的新型隔离工艺，成为亚微米、深亚微米、纳米工艺节点中不可或缺的隔离技术。
本文从以下几个角度介绍浅沟槽隔离技术：
膜层结构对浅沟槽隔离蚀刻的影响
浅沟槽隔离蚀刻参数影响
鳍式场效应中鳍的自对准双图形蚀刻
浅沟槽隔离蚀刻中的负载调节
膜层结构对浅沟槽隔离蚀刻的影响
在集成电路工艺中，膜层结构的选择对于浅沟槽隔离蚀刻的精准度至关重要。随着技术节点的不断缩小，传统的光阻或光阻/底部抗反射层结构已无法满足图形转移的需求。因此，三明治结构被广泛应用以解决这一问题。
三明治结构由三层膜组成，旨在通过各层之间的蚀刻选择性实现图形的精确转移。这种结构巧妙地利用了不同膜层对蚀刻气体的抗蚀性差异，从而实现了从薄光阻到具有足够厚度且抗蚀刻能力强的下层膜层的图形转移。
两种主要三明治结构
无定型碳三明治结构
组成：最上层为光阻，中间层为介质抗反射层（如氮氧化硅或碳氧化硅），下层为无定型碳。
优点：无定型碳具有耐高温、吸光性能好、机械性能优良、耐蚀刻等优点。此外，无定型碳对介质抗反射层的蚀刻选择比极高，使得较薄的介质抗反射层足以作为掩膜完成图形转移。
图形传递性能：该结构定义出的线条末端图形形状更接近于线条中央，图形定义失真最少。
成本：各层均采用化学气相沉积方法形成，成本较高。
2.含硅底部抗反射层三明治结构
组成：最上层为光阻，中间层为采用旋涂工艺的含硅底部抗反射层（SiBARC），下层为同样采用旋涂工艺的有机膜层。
优点：所有膜层都可以在光刻track机台旋涂完成，工艺相对简单。
图形传递性能：相对于无定型碳三明治结构，该结构可能造成线条末端图形尖锐，图形定义明显失真。此外，在蚀刻下层时，SiBARC中间层可能会有一定程度的损伤，无法完整地保护下层。
成本：旋涂工艺相对化学气相沉积成本较低。
综上，无定型碳三明治结构在图形传递精度方面优于含硅底部抗反射层三明治结构。然而，无定型碳三明治结构的成本较高。因此，在选择膜层结构时，需要综合考虑精度、成本和工艺复杂度等因素。随着技术的不断发展，未来可能会有更多创新的膜层结构被提出，以满足集成电路制造中对图形转移精度的更高要求。
浅沟槽隔离蚀刻参数影响
在集成电路制造中，浅沟槽隔离蚀刻是一个关键步骤，其参数的选择对最终性能有着重要影响。
蚀刻示意图与结构
上图展示了PR/DARC/AC三明治结构，以氧化硅/氮化硅为硬掩膜的浅沟槽隔离蚀刻示意图。该结构通过多层膜的组合，实现了图形的精确转移和蚀刻。
侧壁角度负载效应
在蚀刻过程中，图形密集区和稀疏区的浅沟槽具有不同的开口尺寸和深宽比。
为了保证后续氧化硅介质填充时不产生空洞，需要严格控制侧壁角度。侧壁角度的负载效应，即密集图形和稀疏图形在深度和侧壁角度等物理参数上的差异，是评估蚀刻性能的重要指标。
蚀刻参数及其影响
氟基气体、溴化氢(HBr)、氮气(N2)的气体组合是经典的蚀刻工艺。蚀刻参数对硅蚀刻过程中密集图形和稀疏图形负载效应会产生影响。这些参数包括含氟气体流量(F)、氮气流量(N2)、HBr气体流量(Br)、腔体压力(Pre.)、等离子体源功率(Source)和偏置电压(Bias)。
实验设计方法(DOE)的分析结果表明：含氟气体流量及偏置电压与浅沟槽侧壁角度的负载效应正相关。增加含氟气体和偏置电压会恶化负载效应。氮气会与侧壁的体硅发生反应，形成氮化硅，增加对侧壁的保护，但也会相应恶化侧壁角度负载效应。增加偏置电压会增强离子的方向性，导致大量离子轰击在掩膜上或沟槽底部，无法作用于侧壁蚀刻，进一步恶化侧壁角度的负载效应。
负载效应的来源与机制
上图描述了负载效应的来源。从原理上讲，它是由各向同性蚀刻、各向异性蚀刻、保护性聚合物附着和输送综合影响的结果。在图形密集区，侧壁的比例远大于图形稀疏区，因此侧壁角度对聚合物的改变非常敏感。
在密集图形区，如果各向同性蚀刻或副产物保护发生变化，较多地侧壁面积可以分担并弱化其侧壁角度的影响。
在稀疏图形区，由于侧壁面积少，侧壁角度对聚合物的改变非常敏感，导致负载效应明显。
交互作用与影响因素
实验发现，压力和偏置电压的交互作用极大影响侧壁角度负载效应，而压力和偏置功率单因素本身的影响相对较弱。氮气与HBr气体流量的比值也显示出相对单因素更强的交互作用。
综上所述，浅沟槽侧壁角度负载是由众多蚀刻参数共同作用的结果。其中，氮气的流量属于弱影响因素，偏置电压、含氟气体及氮气/HBr等因素属于中等影响因素，而偏置电压与压力的交互作用属于强影响因素。
鳍式场效应中鳍的自对准双图形蚀刻
在集成电路技术发展至14nm鳍式场效应晶体管（FinFET）技术节点时，传统的193nm光刻机已无法满足更小尺寸图形的形成需求。因此，自对准双图形（SelfalignedDoublePatterning,SADP）工艺应运而生，以实现更小尺寸周期图形的精确制造。
自对准双图形工艺概述
自对准双图形工艺主要包括以下几个关键步骤：
芯轴（Mandrel）图形化：首先，在衬底上形成具有特定图案的芯轴材料层，并通过光刻和蚀刻工艺将其图形化。
原子层侧墙（Spacer）介质沉积：随后，在芯轴图案的侧壁上沉积一层薄薄的原子层侧墙介质，通常使用氮化硅或氧化硅等材料。
侧墙蚀刻及芯轴去除：通过精确的蚀刻工艺去除芯轴材料，同时保留侧墙介质，形成最终的双图形结构。
奇偶效应及其挑战
自对准双图形工艺中，一个主要挑战是奇偶效应（PitchWalking）的引入。奇偶效应会导致最终图形的失真和线条应力的不均匀，严重时甚至发生线条坍塌现象。
奇偶效应的来源主要包括芯轴图形化、侧墙蚀刻和芯轴去除等步骤。
芯轴图形化的影响
芯轴蚀刻是自对准双图形工艺中的关键步骤之一。芯轴的特征尺寸、侧面形貌、线条粗糙度以及下层衬底的凹进都会对后续工艺产生重要影响。选择合适的芯轴材料（如具有高选择比、低线条粗糙度的材料）对于减少奇偶效应至关重要。此外，芯轴尺寸需要非常精确，以避免在后续工艺中因尺寸差异而引发奇偶效应。
侧墙蚀刻的挑战
在侧墙蚀刻过程中，理想的状况是留下比较方正的顶部，以保证侧墙线条的应力均匀。然而，由于各向同性沉积和离子轰击效应的影响，实际工艺中往往会在肩部形成圆角并造成过度的侧墙损失。
这种损失会加剧奇偶效应，并在后续工艺中引发线条坍塌等缺陷。因此，需要通过工艺调整来优化肩部侧面轮廓，减少侧墙损失。
芯轴去除的注意事项
芯轴去除过程中，对原子层沉积隔离层和蚀刻停止层的选择比至关重要。如果选择比不够，会导致隔离层两侧的特征尺寸损失不一致，从而引发奇偶效应。
此外，如果芯轴对蚀刻停止层的选择比不足，也会暴露并损失蚀刻停止层，进一步加剧奇偶效应。因此，需要选择具有高选择比的芯轴材料和蚀刻工艺，以确保后续工艺的顺利进行。
材料选择与蚀刻参数优化
在自对准双图形工艺中，芯轴、原子层侧墙和蚀刻停止层的材料选择必须能够实现蚀刻过程中两两之间的选择比。常见的搭配包括无定型碳作芯轴、氮化硅作原子沉积层、氧化硅作蚀刻停止层。对于新型的芯轴材料（如无定型硅），则需要特别考虑蚀刻参数和清洗工艺，以避免侧墙关键尺寸的缺失和最终鳍部尺寸的缺失。
鳍部切断工艺
在自对准双图形工艺中，形成的线条往往成双出现并围绕芯轴形成环状结构。然而，在制造鳍式场效应晶体管（FinFET）时，通常只需要单个鳍部沟道。
因此，需要将冗余的鳍部去除，并将鳍部线条尾部的连接部分切断。这一步骤称为鳍部切断工艺，根据其在工艺流程中的位置，可分为前切（CutFirst）和后切（CutLast）两种。
前切工艺：前切工艺在侧墙蚀刻后进行，鳍部蚀刻之前。在此过程中，需要去除不需要的侧墙。由于侧墙与下层硬掩膜通常使用不同的材质，因此前切工艺可以通过控制蚀刻选择比，确保蚀刻停止在下层的硬掩膜上。这样，切断工艺的硬掩膜损耗和侧墙蚀刻造成的硬掩膜损耗之间的差异会非常小。
然而，前切工艺也存在一些挑战。它可能会影响后续鳍部蚀刻中的形貌负载效应。传统的等离子蚀刻在稀疏区和密集区的鳍部蚀刻角度会存在差异，导致稀疏区和密集区的鳍部尺寸不一致。在FinFET中，沟道宽度由鳍部顶部尺寸和侧面角度共同定义。因此，这种物理性能的差异可能会对器件性能造成影响。
后切工艺：与前切工艺不同，后切工艺在鳍部蚀刻后进行。通过蚀刻去除不需要的鳍部沟道。在这种工艺中，由于鳍部已经经过蚀刻形成，因此鳍部角度负载效应会大大降低。这使得各种器件性能得到优化。
在鳍部去除过程中，由于填充材料和鳍部沟道蚀刻选择比的影响，可能会导致沟槽底部不平整。然而，这基本上不会对器件性能产生显著影响。因此，业界现有的FinFET产品多数选择后切工艺。
工艺辨别与性能优化
为了辨别前切和后切工艺，可以观察最外侧一个鳍部与中间鳍部的角度和特征尺寸的差异。前切工艺可能会导致这些差异更加明显，因为前切工艺在侧墙蚀刻后就进行了切断，而侧墙蚀刻本身可能会对鳍部的形状和尺寸产生影响。
相比之下，后切工艺由于是在鳍部蚀刻后进行切断，因此能够更好地保持鳍部的一致性和均匀性。这有助于优化器件性能，提高集成电路的可靠性和稳定性。
浅沟槽隔离蚀刻中的负载调节
浅沟槽隔离（ShallowTrenchIsolation,STI）蚀刻工艺是半导体制造中的关键步骤，对器件性能有着重要影响。由于STI层中的物理参数（如关键尺寸、沟槽深度、剖面倾角）直接关联到有源区器件的性能，因此STI蚀刻工艺中的负载调节成为了核心挑战，特别是在处理特殊图形时，器件的负载控制显得尤为重要。
关键尺寸调节
在存储单元如SRAM中，NMOS和PMOS的匹配问题一直备受关注，这主要源于硅材料中电子和空穴的电学特性差异。由于迁移率的不同，NMOS和PMOS对沟道尺寸宽度的需求也各异。因此，精确定义NMOS和PMOS的沟道尺寸宽度对于器件性能至关重要。
然而，由于光学局限，光刻及光学临近效应修正（OpticalProximityCorrection,OPC）可能无法实现曝光后的关键尺寸完全到位。此时，蚀刻工艺就承担了一部分关键尺寸调节的任务。STI蚀刻后的关键尺寸测量通常涵盖存储的SRAM区域（如PullUp、PullDown、PassingGate）和外围逻辑电路区域的几种典型图形（如密集线条、稀疏线条、稀疏沟槽）。
沟槽深度负载调节
沟槽深度的负载不仅与蚀刻条件相关，还与有源区的关键尺寸紧密相关。在STI蚀刻过程中，沟槽深度负载往往取决于沟槽宽度的大小。在传统蚀刻条件下，沟槽越宽，深度越深。对于孤立的有源区，其沟槽深度通常会大于密集区有源区的深度。
为了调节沟槽深度负载，可以采取以下几种方法：
蚀刻气体的调节：通过调整蚀刻气体的种类和比例，可以有效控制沟槽深度的负载。例如，使用基于三氟化氮（NF₃）/HBr或氯气（Cl₂）的蚀刻气体组合，可以产生较小的密集区/孤立区深度负载。
蚀刻参数的调节：调整蚀刻过程中的参数，如TCP功率、腔室压力、偏置电压等，也可以对沟槽深度负载产生影响。例如，减少TCP功率或腔室压力，或增加偏置电压，均有助于减少密集区和稀疏区的深度负载。
考虑线条尺寸的影响：随着线条尺寸的缩小，密集区和孤立区的深度负载通常会降低。这是由于线条尺寸缩小导致局部透射率增加，使得密集区逐步向稀疏区转变。
FinFET中的STI蚀刻负载调节
在FinFET制造中，由于曝光波长的光学极限，沟道形成通常采用自对准双图形工艺。这一工艺过程也会产生密集区和稀疏区的负载差异。FinFET的沟道等效宽度不仅由特征尺寸决定，还与鳍部角度和高度相关。因此，减少鳍部蚀刻工艺中的负载对于优化器件性能至关重要。
在自对准双图形工艺中，硬掩膜打开过程会受到局部环境的影响，导致侧面轮廓和底部特征尺寸的差异。
这些差异直接决定了鳍部蚀刻过程中的沟道顶部特征尺寸。为了调节这种负载，可以利用切断工艺在鳍部形成中的安插位置进行调整。
